/**
 ** 取指-译码中继器
**/

module IF_ID (
    input wire clk,                 //时钟信号
    input wire rst,                 //复位信号（暂无使用）
    input wire [31:0] now_inst_in,  //输入的指令
    input wire [31:0] pc_in,        //输入的指令地址

    output reg [31:0] now_inst_out, //输出的指令
    output reg [31:0] pc_out        //输出的指令地址
);
    
    //在上升沿，完成输入信号和输出信号的映射，此指令进入下一流水级
    always @(posedge clk) begin
        now_inst_out <= now_inst_in;
        pc_out <= pc_in;
    end
endmodule